微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 关于升压/升温对FPGA时序的影响

关于升压/升温对FPGA时序的影响

时间:10-02 整理:3721RD 点击:
请教各位个问题:
最近听别人说对FPGA升压/升温能够改善hold time;看到这个结论,主要有几个问题请教下:
1.如何对FPGA升压/升温,升压是提高内核电压吗?
2.升压之后对FPGA内部的时钟有何影响(变陡了吗)?
谢谢各位!

1. 走全局时钟的话永远没有Hold Time问题。
2. Core内如果走本地时钟,无论升压/升温/降压/降温都不能保证Hold Time会有改善,只能保证Hold Time会有变化。经验来说,Fast Hot Best这个Corner的Hold Time会比较差。

内容学习



    不是太明白!

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top