Verilog代码写testbench
时间:10-02
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我有个36位加法器的Verilog代码需要测试,我编了一个测试代码让输入数据遍历每种变化,仿真的时候显示仿真时间太长了无法测试,请问各大神有没有什么好的测试方法,先谢谢了~
边缘测试。
