请教testbench调用不同case的方法
时间：10-02
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假设有很多case， case1，case2, case3, case4 .....
我希望跑case1的时候，执行 make tc=case1
请教如何实现呢?
我希望跑case1的时候，执行 make tc=case1
请教如何实现呢?
SV还是verilog?脚本，UVM_TEST......
verilog，呵呵，没用UVM
简单的说，我是希望case1可以由make tc= case1变量输入，请教大家
////////////////////////////////////initial case////////////////////////////////////
`include "../testcase/case1/cmd_task.v"
initial
begin
$display("call command function");
#4000
cmd_task;
#20
$fclose(file_id);
end
在verilog里面好像不太可能，可以考虑在脚本里面加！
好吧，谢谢啦，我就用脚本啦