求教DC综合线延时问题

在用DC综合电路后，做时序分析的时候，path的延时中都没有线延时的信息，即都是以0来处理，那么就是说综合后的slack值为0是肯定不行的，布线后肯定无法满足时序要求，那么关于线延迟，综合的时候是不是要留一些裕量给线延迟呢?如果是的话，这个裕量要留多少?

你用DCT就不用纠结这个问题了。打dc_shell -topo可以进去（前提是有License）。
教程见这里。

   什么意思?DCT能分析线延时?

能，而且很准。你可以看一下DCT_2009.06_SG.pdf这个文档。

   谢谢   我一会儿看看，那实际中做综合的时候都是用的这个?

只要是对QoR有一定追求的相信都会用这个。水平低的小公司估计不用

   QoR是什么的简写?什么意思?

   quality of result...

   呵呵  让您见笑了啊，我自学，周围没人搞这个。所以很多问题不懂，

好东西，谢谢

ideal情况留个20%~30%的margin就差不多了

    最近在看综合， 也在纠结这个问题， 库文件中不是定义了wire_load_model 吗， 有fanout_load对应的线长，单位面积电容、电阻、面积，有了这些信息应该可以得到线延时吧，虽然只是统计结果，也是不太明白为什么报告中线延时为0。

clock uncertainty 留个 30%的余量就可以了