DC综合，双时钟问题
时间：10-02
整理：3721RD
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请教一下DC综合，双时钟问题
设计中用到两个时钟,CLK1,CLK2
在要综合的模块中有两个时钟输入，CLK1 和 CLK_mx, 其中CLK_mx=CLK1 | CLK2; CLK1和CLK2同时刻只有一个有效，另一个为0
CLK_mx=CLK1 | CLK2故意放到综合之外的模块，没有放进去综合，也就是对于综合模块来说有有两个时钟输入CLK1 和 CLK_mx，里面各模块分别用这两个时钟来跑。
请问这种涉及的两个时钟的情况要怎么约束好?
我分别对这两个时钟做 create_clock set_clock_latency set_clock_uncertainty等，综合报告里报：
warning: design "XXX" has ‘1’ unresolved references. For more detailed information, use the "link" command.
设计中用到两个时钟,CLK1,CLK2
在要综合的模块中有两个时钟输入，CLK1 和 CLK_mx, 其中CLK_mx=CLK1 | CLK2; CLK1和CLK2同时刻只有一个有效，另一个为0
CLK_mx=CLK1 | CLK2故意放到综合之外的模块，没有放进去综合，也就是对于综合模块来说有有两个时钟输入CLK1 和 CLK_mx，里面各模块分别用这两个时钟来跑。
请问这种涉及的两个时钟的情况要怎么约束好?
我分别对这两个时钟做 create_clock set_clock_latency set_clock_uncertainty等，综合报告里报：
warning: design "XXX" has ‘1’ unresolved references. For more detailed information, use the "link" command.
CLK1和CLK2是什么关系?同步的还是异步的?
那个warning是因为有模块找不到。
Clk1和clk2不同时有效，clk1是端口发指令时和sda一起发进来的,在接收到外部指令后，内部时钟clk2才有效，
Clk1高频,clk2低频