Verilog Or SV display 如何让变量值等于系统当前时间

Hi, 请教各位大神，在Verilog 或者SV 如何实现一个定义一个变量，这个变量的是系统的当前时间?例如，定义了一个real变量为sys_time,sys_time等于当前仿真时的系统时间5048，如5048=12*60*60+24*60+44=12:24:44，
以下方法除外
通过脚本得到系统时间，然后通过宏定义的方式传递。

监控时间值直接返回行不

    用PLI?

你说的是$time不?这个不行，是仿真时间

可否让编译器获取当前系统时间?

PLI 或者DPI， C语言做好一个函数，在verilog里直接当task调用