FPGA的资源不够

用FPGA设计的代码综合编译后，发现资源不够。
提示：
Error: Number of CORE modules (7463) exceeds the limit (6144) of the selected device.就是VersaTiles (D-flip-flops)不够。
本来在顶层文件例化了几个元件，这几个元件都有几个端口要赋值，这些赋值是通过SPI传来的数据进行赋值的。如果这几个端口直接填入固定的数值，那么综合编译后占用的VersaTiles (D-flip-flops)就只有一两千个。用SPI的接收端RXDATA（8位）赋值，资源就不够了。
用的是synthesis的综合工具。
有什么办法降低资源的利用率吗?

把程序贴出来看看?

   输入固定当然能优化掉大部分逻辑，
   可以尝试先更改综合选项，比如面积优化什么的（寄存器的话效果可能不太好），不行的话就只能改rtl了，看看能不能把某些寄存器堆替换成on-chip memory或缩短流水线或将全流水的逻辑改成多周期的逻辑

谢谢各位的热心解答。问题解决了。原来我在代码用太多
PROCESS(CLK)
BEGIN
     IF(CLK'EVENT AND CLK='0') THEN   
     ....根据条件赋值

后来直接改为
PROCESS(信号)
。