求助：ISE的core generator生成的rom模块端口名是否能改？

时间：10-02 整理：3721RD 点击：

我拿到了一个设计，被要求跑起来，这个设计需要调用fpga里的memory资源，但是我用core generator生成了一个rom以后发现还是顶层模块还是无法对其进行调用。我仔细看了下，顶层模块在写这个模块时，端口名都是小写，而core generator生成出来的模块端口名都是大写，不知道是不是这个原因导致无法调用，所以想求助各位大神，如蒙回答，不胜感激！

verilog识别大小写

实例化时修改就可以，只要和你调用的地方匹配就可以吧

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