verilog 设计计数器问题

刚接触verilog 编程，需要设计一个 计数器，输入有

• 
  时钟信号100MHz，用上升沿来触发计数器加1；
• 
  重置信号1hz，用上升沿来控制计数器清零；
  输出 为计数器在清零之前的计数值。

由于刚刚接触这种编程好多细节都不懂，试了很多编程都不成功于是求教大神。
还有能不能 也顺便教我这个程序的测试文件该怎么写?
我用的是 modelsim10.1 se

   我也是刚学不久,分享一下我的学习思路.开始我看夏宇闻的课本,其他的也行,先理解最简单的程序,然后在modelsim上运行一下,对了,还有testbench也挺迷人.开始我也废好大劲,关键是入门么,现在感觉已经入门了.在学习综合.还有你问问题,把你的程序贴出来,要不你的问题都没法回答.万事开头难,加油！