微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > verilog或者systemverilog中如何获得代码所在行号?

verilog或者systemverilog中如何获得代码所在行号?

时间:10-02 整理:3721RD 点击:
各位:     用$display打印debug信息,可不可以获得当前所在行的行号呀?这样我就不用特别标明“debug1”,“debug2”...,直接把行号作为变量,调试的时候也好定位呀。

__LINE__

学习了,楼上的宏能用吗?

利用systemverilog的assertion,可以获得清晰的信息。



   能不能举例一下?我搜索”verilog __LINE__“或者”systemverilog __LINE__“都找不着呀。


那个,还请给个例子,assertion不熟悉呀。

在systemverilog的LRM中搜索assertion或者property,endproperty就行了,只能提醒倒这啦,自己动动手。不过打印出来的信息仅仅是assertion所在的行号,至于你能够获得多少debug信息还要取决于你写的assertion。


谢谢!有个方向,不至于大海捞针就够了。


不用assertion那么麻烦。
    $display("at line %0d: info",`__LINE__);

长知识了,原来还有这个宏


谢谢!已经试过可以,真是太强了,去翻了一下IEEE的systemverilog standard,在692页。当时没看到这里,看完14章就去写代码了。还是不能偷懒呀。

长见识了

我也问一句,怎么display当前的时间呢?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top