请教一个output maximum delay问题，谢谢

请教一个初级问题：
Output maximum delay value = maximum trace delay for data +

of external register – minimum trace delay for clock
之所以会有

of external register是因为数据到达后经过一定的建立时间
后，时钟才会到达。

下边是我的疑问：
输出最大延时为什么要加上后级寄存器（外部芯片）的Tsu?上边的解释没有看出来原因和结果有啥逻辑关系；
搞了好长时间也没有搞明白，希望能够得到详细的解释；很感谢。

根据DC的定义：”Output maximum delay value“是给你的chip外面的IC留的时间。所以你自己chip内部的数据从DFF到pad的delay是：clk_cycle_time - "Output maximum delay value"。这样就可以理解了吧。
另外：maximum trace delay for data： 指的是data在你的chip外面（非你的chip内部的delay）走线的delay (比如两个IC在PCB连接上走线的delay)