微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > system generator 在生成代码时候提示fatal interal error

system generator 在生成代码时候提示fatal interal error

时间:10-02 整理:3721RD 点击:

我最近在学习这个可是软件的使用过程中在生产hdl代码的时候,老提示fatal interal error错误 怎么回事,求解答 我的版本 ise13.2
matlab是2010b,在这一步之前没什么问题,我就是用个最简单的试一试,在线求解答呀。

已经解决,是系统问题。win7不兼容

没有玩过这个



    表示也是刚接触。



    我是缓存xp系统解决了 win7好像不行,希望可以帮助你,最近比较忙回复的有点晚

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top