各位，ALTERA FPGA PCIe IP使用求助！~

各位大侠，
    目前我们的项目中，FPGA PCIe的HIP配置成EP、而DSP配置成RC。如果FPGA要从DSP读取数据、进行Memory Read事务，此时除了按照PCIe协议配置好MRd TLP包、然后通过TX接口发送出去外，还需要做其他的工作么?比如IP Core的参数设置和DSP进行Memory Read事务的时候有区别吗?或者对TX接口的其他信号进行配置?
    谢谢！

你先把RC读写EP调通，确定链路是通的，然后再把EP当MASTER去读写RC，这样简单些，

    是的，之前RC对EP进行MRd和MWr事务都是可以的。现在EP对RC进行MRd事务，除了配置好MRd TLP包头外，还需要做些什么》?谢谢！

既然RC读取EP是正确的，那链接是通的没问题，DSP的PCIE功能是芯片自带的吧?它支持作为SLAVE使用不?FPGA作为MASTER去访问时，DSP作为SLAVE要对相应的请求给予应答。（你查看FPGA自带的代码，就会发现这侧FSM有两种，一种是作为SLAVE时响应RC的访问，一种是作为MASTER时主动发生请求，XILINX的芯片是这样，ALTERA的我没细看）
如果RC侧支持作为SLAVE了，那FPGA这侧只要格式是正确的，并且访问地址是有效的，给的ID是正确的，那应会收到响应。