FPGA资源问题

sliace占用90%?抓取不到信号有两种可能，一种是时序问题，FPGA的sliace占用达到90%，时序上已经非常危险了。另一种是chipscope确实抓取了，但是跨时钟域抓取，因此可能会抓不到。

    有什么好的解决方法没有

SLICE占用率和LUT占用率还有差别，一个SLICE内包含多个LUT和FF资源，有时SLICE占用很多，但是很多SLICE都没用满，所以LUT空的很多，这种情况下还是布得下的，只是timing可能会有点紧张。你现在能布线成功生成bitfile，说明布线是没问题的。
使用chipscope抓取信号，有些抓不到，你指的是insert信号点的时候，有些信号搜索不到名字吗?这比较常见，有些信号改名了，有些被优化掉了，有些net型的信号，比如assign a=b;的这种，你查找a，可能就找不到，但找b也许可以。
尽量选择FF输出的点，一般都能找到，另外综合后信号名称可能发生改变，搜索时多用*匹配，比如一个reg型名称为cnt_a[3:0]，你搜索*cnt_a*，也许会发现加了些后缀的名称之类的。

采样时钟最好使用BUFG输出时钟，并且考虑采样时钟的频率，如果太慢可能采不到快信号的变化，另外要考虑时钟工作的时间，要采样的信号那个点时钟是否工作正常，比如你要采复位信号变化，要是时钟起来的时间要复位之后，那也会采不到。  
全局时钟跨时钟域采信号也是能采到信号的，但是建立保持时钟没保证，所以有时会采到误码之类的。

没啥关系，只要时序约束了综合能过，98%的占用率都没事。而且这只是slice的占用率，跟LUT不一样的。chipscope抓不到多半是触发条件不对或者时钟偏低导致的

多仿真；一个模块一个模块调试，比如并行操作，你可以关闭几路，这样资源就充足了  ，调试好了  然后全部调试，就不在抓波形了，这样综合也快！