ISE时序分析求助

时间：10-02 整理：3721RD 点击：

小弟在使用ISE的过程中遇到这样的问题：当对设计的某时钟域进行周期约束的时候，timing report显示的是对设计进行minperiod 检查，正常的时序约束中对period 约束的时候应该是进行setup 和hold 检查的啊，这report中却是对minperiod进行检查，而不是setup、hold的检查。好生费解，求大侠指导！谢谢！

上一篇：CIC抽取滤波器为什么不先抽取再积分再微分
下一篇：ASIC是如何跨时钟域？

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

FPGA Verilog HDL 设计实例系列连载------交通灯的控制
vHDL语言 t触发器使用ISE自带的仿真激励文件如何写呀！求
关于Rx receiver的问题
转：用fpga 实现图形算法的硬件加速设计有源码
我的FPGA学习步骤
FPGA基础学习笔记--组合逻辑电路-多路选择器与多路分解器