route delay很大的design,ISE如何meet timing

小弟在使用ISE过程中遇到一个这样的问题，具体如下：在对一个周期约束中的timing violation中最大的路径的logic占了25% ，route 占了75%。其中FPGA的slices 使用率为85% 。我从书上看到logic和route的时间比例一般为4：6，所以这些逻辑好像应该是可以再优化使其route的时间缩短，这样就可以满足时序了，但是怎样控制ISE让它更优化route呢? 求帮助，谢谢！（我已经使用过smartXploere了）

加入时序约束，把该放松的路径放松了，把布线资源留给对时序要求高的路径。