门级建模非门原语问题
时间：10-02
整理：3721RD
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开始输入的代码是
然后出来的rtl是这样
然后把not里面的nsl和sl调换，即
得到的rtl就是正常的，即
我知道可以直接对sl取反即~sl，但是这个not原语为什么不能正常工作呢
- module muxtwo (out,a,b,sl);
- input a,b,sl;
- output out;
- not u1(ns1,sl);
- and u2(sela,a,nsl);
- and u3(selb,b,sl);
- or u4(out,sela,selb);
- endmodule
然后出来的rtl是这样
然后把not里面的nsl和sl调换，即
- not u1(s1,nsl);
得到的rtl就是正常的，即
我知道可以直接对sl取反即~sl，但是这个not原语为什么不能正常工作呢
我用NC-verilog试过了， 你的代码生成schematic没问题，会不会是工具问题? 但是not是verilog标准里规定的原语，工具没道理不支持的。