微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 怎么移动逻辑呢?

怎么移动逻辑呢?

时间:10-02 整理:3721RD 点击:



如图,想把这条时延减小,是不是可以通过时序约束实现



约束时是选择哪一项呢?我选set maximum delay把这这条路径头和尾的cell之间的delay设置了,可是报告里还是没改变;
不知道是我约束的问题呢,还是方法就错了。求救啊,自己弄了好长一段时间还是没弄出来。

只要设置寄存器到寄存器的最大时延,设置的值要合适,如果不合适可能没有什么效果


还真是时间设定的问题,现在解决了,非常感谢

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top