FPGA后仿真，激励信号都是来自testbench吗？ 跪求大神指点

新手一个，跪求大神只指点。软件是ISE + Modelsim，语言是VHDL。
要写论文，在FPGA上运行一个算法，目的是提高算法的运行速度。
如果只用ISE + Modelsim进行布局布线后仿真，clk时钟周期如何设置，也是用testbench吗?
现在在testbench里设置的时钟周期是100ns，是不是根据具体器件修改时钟周期?
布局布线仿真是基于具体器件的，能直接使用这个器件的时钟吗?

是用testbench，后仿真只是把综合后的逻辑延迟加入到前仿真中，所有的服务代码不变，是的，不同的器件的时钟不一样，

太感谢你了经过这段时间学习，对FPGA有了更加深入的理解