DDR3 控制器的 ODT控制

请问大家在设计DDR控制器时，是怎样处理ODT信号的?
我生成了个ALTERA的DDR3 IP（UNIPHY），发现里面可以支持将ODT功能关闭的，请问下用过DDR3IP板子的各位，将ODT功能关了对于实际中DDR3颗粒的信号完整性影响大不?我在功能仿真时都是把ODT拉零的

简单仿了下ALTERA DDR3-IP的例子带的pattern，在DDR接口侧看mem_odt只是与写操作有关,在WBL4时ODT维持高OTDH4（4拍），写BL8时ODT维持OTDH8（6拍），协议上ODT其他输出情况都没有出现

自己顶一下

路过，学习学习！

    顺便问一下，仿真altera这个ip，我怎么找不到它的tb顶层，惭愧。

如果PCB上有完整的匹配电阻，就要把ODT关掉；如果PCB上没有匹配电阻，就要使用ODT。
Altera有几篇文档专门介绍DDR的阻抗匹配用法，FPGA片内的叫OCT。
要具体理解阻抗匹配，可以看一下射频/微波书籍上关于分布传输线、Stripeline、Microstrip相关内容。