微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 跨时钟域的一个面试问题,求解答!

跨时钟域的一个面试问题,求解答!

时间:10-02 整理:3721RD 点击:

时钟域A的n个时钟周期宽度脉冲同步到时钟域B中,时钟域B中接收信号同为n个时钟周期脉冲宽度;问同步电路如何设计;(A时钟域和B时钟域的时钟快慢情况不确定!就是都有可能性)

可以把脉冲宽度用计数器锁存起来,然后用控制信号,进行握手,保证产后后建立同样周期的脉冲周期宽度。



   这种方式我也想到了。但是还有更好的方式吗?

我觉得你这样答了,面试官如果有更好的答案也会告诉你的

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top