请问这个Warning是什么原因
时间:10-02
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Warning (10762): Verilog HDL Case Statement warning at : can't check case statement for completeness because the case expression has too many possible states
定位到CASE语句中,请问是什么原因,谢谢
定位到CASE语句中,请问是什么原因,谢谢
你把case那段程序贴出来看看
case语句加一个“default:”试试。