求解答DC中write verilog时把文件单个写出来
时间：10-02
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我想把每个design都单独写出来，但是DC会更改我design的名字，比如加个后缀_1 _0什么的，如何让DC不加这些后缀呢?就是不改变我原本的design的名字。
如果你的design被实例化了多次的话，那dc在uniquify时有几个实例就会给你定义几个模块，名字就是design_0、design_1之类的。这是因为rtl阶段是同样的design实例化了若干次，但综合后可能每个实例综合的结果都不一样，所以必须每个实例都是独立的模块。
如果你的design确实是多次被例化的话，那dc不可能用同一个design名的。