关于FPGA综合及布局布线的疑问

关于FPGA综合以及LAYOUT，想请教大家一个问题：在对设计进行综合后查看综合报告，里面worst slack是正值，但再继续做布局布线后查看时序报告会报出时序不满足的register to register的路径，出现这种问题的原因是什么?是综合后slack虽然是正数但布局布线后加了线延迟后时序余量就不够了吗?这种问题应该从哪方便进行优化并解决呢?重新编辑pin的分配会有效果吗?还是只能从代码优化呢?谢谢各位！

这很常见，综合后出来的时序报告只是大致分析，到后面PR的结果才是最终实现的报告，
可使用方法，比如使用synplify_premier代替pro，修改synplify和ISE参数，提高综合和PR效果，设置pipeline, retiming, 寄存器复制等手段，将工具努力程序设置成high，speed优先，
这些都不行的话，考虑改变代码风格，将出问题的部分代码优化下。

   也就是说还是以工具优化为主是么?代码风格方面应该注意哪些呢?寄存输出?避免锁存?谢谢~

工具优化最简单快速实现，改代码需要对设计熟悉，尤其代码规模较大，且使用其他人设计的IP的话，一般不大好动人家代码的。