关于FPGA时钟管脚分配和时钟网络的问题

最近在调Cyclone V的ddr3硬核，里面给ddr3的本地时钟在管脚分配时必须要和别的硬核功能管脚在同一个bank，否则编译不通过。但是我采用的FPGA时钟信号在另一个bank。后来发现在管脚分配(pin planner)里面，和硬核功能管脚在同一个bank里面是有一些全局时钟(GCLK)管脚的。如果我直接把这个管脚当作是ddr3的本地时钟输入，分配好以后ddr3是否就相当于已经输入本地时钟了?这里对这些全局时钟还不是很明白，是不是说给了FPGA时钟以后，其他的GCLK都呈现了这个原始时钟的特性，直接分配就可以了?还是得通过一些其他设置?
谢谢大家提供思路啊！

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