请问verilog中定义的parameter占用什么资源？

弱弱地问个问题，请问verilog中定义的parameter占用什么资源?
查看RTL中直接是一个数字，比方32位的parameter    TEST  32‘h12345678;
是占用32根连线么?分别根据值连接到高低电平么?

没有人知道么?

应该不占用资源吧……VHDL里面说静态表达式不会引入物理电路，verilog应该也是这样的吧，感觉是不是直接对数据端口初始化为高低电平……

parameter是给编译器看的

32根置为固定电平的连线

这个定义就和wire【7：0】 data = 8'hf 一样， 就是楼上说的全都是固定电平的信号线， 占用的可能就是你TIELO、TIEHI资源， 相对来说较少

跟电源盒地相接

应该不会引入电路吧，感觉就是告诉编译器这个数是多少，或者初值是多少

谢谢楼上各位的回复，大概明白了~