怪事！verilog编写的fft程序编译结果无资源消耗
时间：10-02
整理：3721RD
点击：
我编写的fft程序里用到了浮点乘法器加法器，寄存器很多，编译结果却是没有资源消耗，这是咋回事呀?求专家指导！
在modelsim里仿真过了，只是没有进行优化，在工程里加了几个实现串口通信的文件，编译结果只有串口的那部分资源消耗2%
会不会是顶层指定错了?
顶层文件是串口和fft结合的文件，没有指错
fft的输入输出接到了哪里
fft的输入是外接AD模块的输出，fft输出没有接，这个应该没关系吧?
fft的输入是外接AD模块的输出，fft输出没有接，这个应该没关系吧?
没有输出，当然会被优化掉了
没接输出当然会被优化
嗯，知道了。谢谢！
学习了。