状态机如何写才能让DC有效识别出来

最近发现同样一段代码，DC不能正确地提取出状态机register。倒是一些本意不写成状态机的逻辑被识别成state register。
statistics for FSM inference:
  dcfpga-flow: off
  state register: xxxx
  states
  ======
  fsm_state_0:                11
  fsm_state_1:                10
  fsm_state_2:                01
  fsm_state_3:                00
  total number of states: 4
而用quartus等工具综合，状态机很容易就被识别出来，包括使用one-hot编码等信息。
我又按照DC优化手册上的去编写了。我的问题是，是不是DC逐渐弱化了对状态机的识别了，亦或者说能不能识别成状态机对ASIC流程意义不是太大了。
而状态机的提取对FPGA flow的意义还是有的，因此FPGA的工具对状态机识别的能力仍有效保留。
我的理解对不对?

我没去试验过，但说说我的理解：状态机本质上还是一块功能电路，理论上所有状态机的verilog描述都可以用“状态寄存器+逻辑判断电路”来替代，用状态机只是起到代码易读易理解，便于书写与后续维护的作用，而且就我实际工作中遇到的情况来看，一般状态机ASIC综合后的资源比“寄存器+判断逻辑”综合后的电路还要多一点点，但相差不大。所以我的看法是，对于比较简单的状态机，尽量用“寄存器+判断逻辑”的方法去实现，而对于那些控制比较复杂的状态机，建议用三段式状态机的方法，便于书写与理解。而小编所说的情况，我想只要是逻辑功能正确，至于能不能在DC或者FPGA中识别出状态机来，对于电路的意义来说都不大。

2楼的回答很赞同，估计只要不报错，就应该没有问题了吧 我没有去深究。