这句 verilog语句是什么意思

表示对其后面语句块中所有输入变量的变化都是敏感的。

  对呀，以前要找齐所有的敏感信号，现在不用啦

实际对应到硬件逻辑上,就是用逻辑电路帮搭出一个电路,不用任何寄存器.

   不用任何寄存器?这是什么意思啊

就是说只用LUT实现，不用REG，信号间的赋值没有1CLK的延时，立即有效。

就是该always 下面所有的信号都列入敏感列表， 以前的verilog语法是没有这写法的， 后面才出现在该种写法。

verilog 2001的语法

省去了敏感列表信号的一一描述，记得也能综合

  编译器帮助找全组合逻辑块敏感表

哦哦，了解了

组合逻辑中多所有的信号都列入敏感列表

这个可是VERILOG中很基本的语句呀~

同意二楼小编

我经常用，就相当于把该always块组合逻辑敏感列表都包括，防止了自己找遗漏或多余

就是没有寄存器的组合逻辑