CPLD逻辑求助，高手请帮帮我！
时间：10-02
整理：3721RD
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如图所示：
这种问题，lz还是自己先看下语法基础书
自己写一个代码，把不明白的地方提出来，恐怕得到的帮助更大?
你这种逻辑 有滞后性，至少滞后 1/30k=33us
2楼小编说的对。再说了，你这个问题描述的不太清楚啊
CLK 与PWM 之间存在一个倍数关系，在PWM为高你可以用CLK上升沿和下降沿分别10的计数，用上升沿采样（当两个计数器都等于9的时候为1，否者为0）出去应该就可以了。 后面还有点两个时钟之间的选择（避免毛刺的出现）逻辑 可以自己去解决
这个应该不会很难，呵呵