altera的芯片为什么仿真通过下载后就异常

以前常有xilinx的芯片，进来使用了cyclone3 ep3c25-326-8的芯片。做了一个24口串口转网络的项目。
遇到很奇怪的现象，我例化了4个串口模块，数据收正确；
然后例化了24个模块，结果第5 第6就出异常了，其他正确。
然后就调整了fitter的参数，选择 standard effort，和时序优化的 all conner选项，然后就好了。
我曾一度怀疑是时序问题，但是串口时序要求不高啊，19200，使用40M时钟，降低数据频率到9600也没有改善。
非常惧怕不知不觉的成功，因为，这样，往往不知不觉就失败了。

我使用x公司的做过64个模块的例化，频率比这个高多了，但是也没有说某个异常的现象。
请高手指点，谢谢！

应该是逻辑走线太长了，altera芯片是大颗粒架构，走线太长容易出现时序不满足问题，而xilinx在这上面因小颗粒架构很有优势。

再低也要时序约束

tangkuan660
说的有道理。
感觉x公司的比a公司的用的方便啊。
一分钱一分货。