SystemVerilog的package类型

小弟最近在自学SystemVerilog，在程序中看到了package这种类型，感觉在参考书中并没有看到过。所以希望大神解答一下package和module，program有什么区别。或者告知小弟哪本书里有详细的介绍！谢谢！

不懂，顶之

package就是把一些常用的，公共的module放在一起，之后就可以调用package，重复利用。

哦，谢谢！语法是不是比较随意，就是一个一个的task，function，class并列的放在package里面?

就是放入一些通用的模块、函数之类的，不过语法也要按照SV的语法来写

哦，谢谢，我领悟领悟！

正好也在学习，受教了。

学习中

类似于c++的namespace

Just for sharing stuff. In Verilog we use including to do the same

package中可以放module么?