CPLD控制DAC，问题求教！

用CPLD来控制DAC产生占空比一定的脉冲信号，testbench的仿真代码如下：

1. //-----------------------------------------------------------------------------
   
2. //
   
3. // Title       : sim
   
4. // Design      : square1
   
5. // Author      :
   
6. // Company     :
   
7. //
   
8. //-----------------------------------------------------------------------------
   
9. //
   
10. // File        : sim.v
    
11. // Generated   : Tue May 14 10:01:30 2013
    
12. // From        : interface description file
    
13. // By          : Itf2Vhdl ver. 1.22
    
14. //
    
15. //-----------------------------------------------------------------------------
    
16. //
    
17. // Description :
    
18. //
    
19. //-----------------------------------------------------------------------------
    
20. `timescale 1 ns / 1 ns
    
21. 
    
22. //{{ Section below this comment is automatically maintained
    
23. //   and may be overwritten
    
24. //{module {sim}}
    
25. module sim ();
    
26. //}} End of automatically maintained section
    
27. 
    
28. // -- Enter your statements here -- //
    
29. reg clk,rst;
    
30. wire [7:0] out;
    
31. wire [3:0] state;
    
32. wire we;          
    
33. wire A0;  
    
34. wire ldac;         
    
35. wire [4:0] counter;
    
36. 
    
37. initial
    
38.         clk=0;
    
39. 
    
40. always
    
41.         #500 clk=~clk;
    
42.        
    
43. initial                                                                 
    
44.         begin
    
45.         rst=1;
    
46.         #50 rst=0;
    
47.         #100 rst=1;
    
48.         end
    
49. 
    
50. square tt(clk,rst,out,state,we,A0,ldac,counter);
    
51. 
    
52.        
    
53. 
    
54. endmodule
    
55. 
    
56. //利用TLV5613来画方波，通过控制写控制口的电平来调节方波的周期以及占空比；
    
57. module square(clk,rst_n,out,state,we,A0,ldac,counter);
    
58.         input clk,rst_n;
    
59.         output wire [7:0] out;
    
60.         output [3:0] state;  //从高位到低位，分别控制A1,SPD,片选以及PWD；
    
61.         output reg we; //控制TLV5613的写使能；
    
62.         output reg  A0;//地址控制线A0
    
63.         output reg ldac;//输出控制线ldac
    
64.         reg rst;
    
65.         output reg [4:0] counter;//从0计数到26，不断循环
    
66.        
    
67.         assign state=5'b0101;
    
68.         assign out=8'b01000000;
    
69.        
    
70.         always @(posedge clk)
    
71.                 rst=rst_n;
    
72. 
    
73.         always @(posedge clk or negedge rst)
    
74.                 if(！rst)
    
75.                         counter=0;
    
76.                 else if(counter<26)
    
77.                         counter=counter+1;
    
78.                         else
    
79.                                 counter=0;
    
80.        
    
81.         always @(*)
    
82.                 if(！rst)
    
83.                         A0=0;
    
84.                 else if(counter==0)
    
85.                         A0=~A0;
    
86.                  
    
87.         always @(*)
    
88.                 if(！rst)
    
89.                         we=1;
    
90.                 else if(counter==0)
    
91.                         we=0;
    
92.                         else
    
93.                                 we=1;
    
94.        
    
95.         always @(*)
    
96.                 if(！rst)
    
97.                         ldac=1;
    
98.                         else if(counter<2)
    
99.                                 ldac=1;
    
100.                                 else
     
101.                                         ldac=0;
     
102.        
     
103.        
     
104.        
     
105. endmodule

复制代码

仿真结果如下：

不知为什么输出A0会出现问题?
同时，我用示波器测量ldac和we这两个输出引脚，结果都只是一个3.6V的直流量。
求指导

always @(*)
                if(！rst)
                        A0=0;
                else if(counter==0)
                        A0=~A0;
Combinational loop

我对这段有问题的程序做了改正，如下：

1.         always @(posedge clk or negedge rst)
   
2.                 if(！rst)
   
3.                         A0=0;
   
4.                 else if(counter==0)
   
5.                         A0=A0+1;
   
6.                         else A0=A0;

复制代码

这样不仅可以避免combinational loop,也可以避免锁存器；但是在testbench中仿真出来的结果仍然和之前一样，AO输出口没有确切的输出。

fdsfdsfsfsfsfsdfsdfsdfsd

DAC是怎样的控制时序?
仿真波形中counter没有计数。