同时钟源问题

在频率一定的情况下，如果两个时钟的相位关系是可以确定的，可以认为是同步时钟。

    非常感谢，相位关系可确定是指什么?如果从pll输入到fpga，这两个时钟走线一个是不一样的，因此照成的相位不确定需要考虑吗?还是fpga工具会自动把时钟树弄得相位可确定?

    实际上就是在做STA的时候相位关系不会随便改变；

    由于走线不同，造成时钟在不同的点的相位不同，这个叫 skew
  但一旦走线固定了，skew本身也就固定了。相位之间的关系也是固定的。
所以走线不同虽然会造成相位不同，但相位之间的关系却是固定的。

1.DCM/PLL可以输出的最低频率由芯片能力决定。5MHz对一些片子是个不可能完成的任务
2.同步和同源是不同的概念。lz可以稍微搜索一下

如果这里的“源”字指的是pll从晶振产生的高频时钟的话，是不是同步必同源但同源不一定同步?如果是这样，小编能否给出一个同源不同步的例子呢?

看上去没仔细去搜索相关概念，同步未必同源，同源也未必同步。是否同源只看源头，是否同步只看频率（广义上不关心相位差）

先看同源
就以DCM为例来看看这个问题
假设一个DCM输出4个时钟，那么这四个时钟必然是同源的，因为“源头”相同；
“源头”是否相同，是判断时钟是否同源的充分必要条件。

再看同步
同步是指时钟间的频率相同，通常讲的异步设计，均是指时钟的频率有差别，需要进行
跨时钟域处理。

eg：
假设一个DCM输出4个时钟，如果均为40MHz，显然它们既同源也同步；
如果输出10MHz、20MHz、30MHz、40MHz四个时钟，显然它们同源不同步。

不知是否说清楚了，参考一下

谢指教！
可能是我概念理解有问题，我理解的同步指的是有固定相位关系，即使频率不同，在这种情况下，只需要时钟约束好，设计时考虑好时序问题，时序分析工具能pass就不会出现亚稳态。我理解的异步是两个完全不相干的时钟，怎么处理都不能避免亚稳态。

我理解的同步也是有固定相位关系。如此看来，同一个PLL出来的两个时钟不一定同步，你可以画一画。

100M和50M，对100M而言，去采样50M时钟域存在两个相位关系。而50M去采样100M只存在一个相位关系。若都以100M进行时序约束，则基本不会出现亚稳态，但数据不一定正确。

100M和90M，则存在的相位关系更多，不能认为二者是同步的。可认为是具有N种相位关系的异步，而通常我们所说的不同源的异步，是具有无穷种相位关系的异步。