如何防止写出来的verilog不能综合出来啊？

希望有高手给我指点一下，多谢群里的高手了！

这个简单啊，在代码中只用可综合的语句除了TESTBENCH

不知道在教材上面看到的例子是不是都能综合出来，所以想找份资料专门讲这个知识的，请问你有关于可综合的verilog的资料吗?多谢了！
3# chenhongyi

写出来以后用DC或者synplify测试一下就知道了。介绍verilog的书都会有什么样子的语法是可综合的

谢谢你的回复，我一会儿去书店再看看有没有好书吧！ 5# bright1224

baidu coding style

何必要去书店啊，坛子里一堆资料

坛子里面好资料是很多，可惜我自己眼拙啊！ 8# jium007

最权威的Verilog综合教程《Verilog HDL synthesis---- a practical Primer》 J.Bhasker
有中文版，孙海平翻译

楼上正解！

今天在书店看到这本书了，确实不错，多谢！ 10# loveineda

10# loveineda
学到了，谢谢

可综合的概念是什么?
verilog不是孤立存在的，是为了表现物理上可以实现的电路的。

代码风格越简单越好，毕竟不像软件，不要搞太花哨。用硬件的思想去写。

论坛里面很多这样子的资料，《verilog HDL 数字设计与综合》这本书就不错啊！

先想好你要综合出什么， 再考虑怎么写！

个简单啊，在代码中只用可综合的语句除了TESTBENCH

很好很好。

坛子里资料很多

时间长了 有经验就行了

比较有经验的人告诉我 网上有个三段式的状态机模板很好，但是我们又有人说那个根本综合不了。晕

夏宇文的书中也讲了可综合的基本原则,可以看看.

严重的谢谢小编了啊！呵呵

寫久了就會變成直覺, 真的

我也觉得 就是个经验问题 经验多了 凭直觉就好了 这是最高境界
我现在就是经验不多 经常写出怪怪的代码 综合出的结果和自己想的不一样 不过每处一次这样的情况 就学到一点 这就是在积累经验吧 不过每次这样都听挫败的

重看自己的帖子，其实没米了。

简单说，如果你在写代码的时候知道到能被综合成什么，就不会有问题。你自己都没把握的代码，那就先写个简单的模块综合下试试。

你不要用那些不能综合的语句应该就可以了

可以试着想一下代码能不能对映到硬件电路。