请教一句verilog语法,查书没找
时间：10-02
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请教一句verilog语法,查书没找
@(posedge clk) a ##1 b ##1 c;
@(posedge clk) a ##1 b ##1 c;
sv assertion :##1 代表延一个时钟（默认的clk）吧,你可以具体查一下
多谢, 这么说sv和verilog语法不同了, verilog不是使用#1表示延时1个时钟单位.
sv对verilog有一些扩展
##1是一个时钟，verilog中#1表示延时一个时间单位
多谢楼上两位, 这两者间的功能是一样,还是不同?