关于总线传输数据的一些问题，求教

这是老师出的一个问题，输入端输入数据，等输够8位数据后，输出数据。width是每次输入数据的位数，输出数据时valid置1，功能简单，他问我，都需要什么模块来实现这个功能，
传输机制是怎么样的?
我认为是里面有寄存器存储数据，存够8位再输出，他说不够详细。求高手说说完整的传输过程，谢谢了。

用个fifo就可以

几乘几的FIFO啊，宽度是8位深度随便吗?

存够8位再输出的话该模块肯定是要有存储元件了。
输出数据由valid显示那为handshaking提供了可能。
话说这个模块连clk都没有大丈夫?

他只是大概说了下，可以加上CLK什么的，主要是怎么实现他说的功能。e

蛮力。
功能：当输入数据满8位时，dataout(7:0)输出最近输入的8位数据并置valid为1，valid=1持续一个时钟周期。dataout高位是最新的数据，dataout低位是最老的数据。
输入的数据会先保存在寄存器中，FSM的每一个状态表示已经保存的数据的位数。当最新输入的数据位数加已经保存的数据位数等于8时，输出这8位数据并置valid为1。这里也要考虑到当输入的位数可能不与8位对齐，比如输入端的数据位数可能第一个时钟周期3位，第二个时钟周期3位，第三个时钟周期1位，第四个时钟周期3位，这时第四个时钟周期输入的其中2位数据就要被归在下一组8位输出

伪代码：

1. initilization:
   
2. data(7:0)="00000000"
   
3. overflow_width(1:0)="00"
   
4. overflow_data(1:0)="00"
   
5. state = 0
   
6. 
   
7. @rising edge of clk
   
8. FSM:
   
9. state 0
   
10.   valid = "0"
    
11.   if width="01"
    
12.     data(0) = datain(0)
    
13.     state = 1
    
14.   else if width="10"
    
15.     data(1:0) = datain(1:0)
    
16.     state = 2
    
17.   else if width="11"
    
18.     data(2:0) = datain(2:0)
    
19.     state = 3
    
20.   else
    
21.     state = 0
    
22.   endif
    
23. state 1
    
24.   valid = "0"
    
25.   if width="01"
    
26.     data(1) = datain(0)
    
27.     state = 2
    
28.   else if width="10"
    
29.     data(2:1) = datain(1:0)
    
30.     state = 3
    
31.   else if width="11"
    
32.     data(3:1) = datain(2:0)
    
33.     state = 4
    
34.   else
    
35.     state = 1
    
36.   endif
    
37.          .
    
38.          .
    
39.          .
    
40. state N
    
41.   #if N=2# valid = "0" #endif#
    
42.   if width="01"
    
43.     data(N) = datain(0)
    
44.     state = N+1
    
45.   else if width="10"
    
46.     data(N+1:N) = datain(1:0)
    
47.     state = N+2
    
48.   else if width="11"
    
49.     data(N+2:N) = datain(2:0)
    
50.     state = N+3
    
51.   else
    
52.     state = N
    
53.   endif
    
54.          .
    
55.          .
    
56.          .
    
57. state 6:
    
58.   if width="01"
    
59.     data(6) = datain(0)
    
60.     state = 7
    
61.   else if width="10"
    
62.     dataout(7:6) = datain(1:0)
    
63.     dataout(5:0) = data(5:0)
    
64.     valid = "1"
    
65.     state = 0
    
66.   else if width="11"
    
67.     dataout(7:6) = datain(1:0)
    
68.     dataout(5:0) = data(5:0)
    
69.     valid = "1"
    
70.     data(0) = datain(2)
    
71.     state = 1
    
72.   else
    
73.     state = 6
    
74.   endif
    
75.         
    
76. state 7:
    
77.   if width="01"
    
78.     dataout(7) = datain(0)
    
79.     dataout(6:0) = data(6:0)
    
80.     valid = "1"
    
81.     state = 0
    
82.   else if width="10"
    
83.     dataout(7) = datain(0)
    
84.     dataout(6:0) = data(6:0)
    
85.     data(0) = datain(1)
    
86.     valid = "1"
    
87.     state = 1
    
88.   else if width="11"
    
89.     dataout(7) = datain(0)
    
90.     dataout(6:0) = data(6:0)
    
91.     data(1:0) = datain(2:1)
    
92.     valid = "1"
    
93.     state = 2
    
94.   else
    
95.     state = 7
    
96.   endif

复制代码

   这是拿什么写的啊，有点看不明白，我今天跟同学讨论了下，用16位宽的FIFO应该可以的。

呃。不知道你是用verilog还是vhdl，所以就用的伪代码来表达一下实现思想
我很好奇怎样用FIFO来实现。16位是如位定的呢。valid又怎么给呢

感觉FIFO就可以实现，或者弄个计数器就行啦。

用FIFO写数据，当指针大于8了就输出前8位数据，并置valid为1，因为输入数据位数不确定，所以设定位宽大点，保证能满足功能

举个例子：
在四个时钟周期里的输入分别是
datain = 001, width = 01 有效数据是1
datain = 001, width = 01 有效数据是1
datain = 001, width = 10 有效数据是01
datain = 001, width = 11 有效数据是001
假设最先输入数据是先低位后高位，那最终输出的8位数据就应该是0010111
如果用FIFO的话，是不是就是把datain存进去?那如果按上面的例子，指针为4的时候就应该valid=1了，并且又如何从FIFO中选出那有效8位数据呢

width是当前输入数据的位数，按你这个例子应该是：datain = 001, width = 11
datain = 001, width = 11
datain = 001, width = 11
datain = 001, width = 11
这已经进来12位数据了，指针已经大于8了，其实当指针大于8的时候，说明已经存够8位数据了，这时候就置valid为1，输出数据了

嗯，看来是我把问题想复杂了，原来对每一次8位数据传输，width是固定不变的。