输出信号作为本模块的时钟信号
时间：10-02
整理：3721RD
点击：
halsynth: *W,CLKOUT (./clk_divide.v,45|0): In module/design-unit 'clk_divide', for flip-flop 'fclk_divide_8', clock signal 'fclk_divide_4' is used as output.
always @(posedge fclk_divide_4 or negedge RSTB_sync)
output fclk_divide_4
都是在一个module，这会有问题吗?
always @(posedge fclk_divide_4 or negedge RSTB_sync)
output fclk_divide_4
都是在一个module，这会有问题吗?
是分频产生时钟的意思吧
这种没有问题
LZ碰到什么问题了?
嗯，分频产生时钟，先输出4倍分频，再利用这个输出，做8倍分频，那这个warning可以忽略掉了?