请教一个综合的问题
时间：10-02
整理：3721RD
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综合结果显示，关键路径DC插入了许多大驱动的buffer和反相器来增强驱动（不是时钟和复位），导致延时很大，时序违例太大。我觉得可能是约束设置得不对，但不知道是哪条命令的哪个参数设置不对。我设置的部分约束如下，请高手帮我诊断一下，谢谢！我用的是sMIC.18的库，时钟频率200M。
set_driving_cell -lib_cell INVX2 -library slow { "gpio*" "data*" "brdyn" "bexcn" "cb*" }
set_input_transition 0.3 { "gpio*" "data*" "brdyn" "bexcn" "cb*" }
set_load [expr {4 * [load_of "slow/INVX2/A"]}] [all_outputs]
set_max_fanout 6 [get_designs $top_design]
set high_fanout_net_threshold 10
set high_fanout_net_pin_capacitance 0.015
set_max_transition 0.3 [get_designs $top_design]
set_max_capacitance 0.5 [get_designs $top_design]
set_driving_cell -lib_cell INVX2 -library slow { "gpio*" "data*" "brdyn" "bexcn" "cb*" }
set_input_transition 0.3 { "gpio*" "data*" "brdyn" "bexcn" "cb*" }
set_load [expr {4 * [load_of "slow/INVX2/A"]}] [all_outputs]
set_max_fanout 6 [get_designs $top_design]
set high_fanout_net_threshold 10
set high_fanout_net_pin_capacitance 0.015
set_max_transition 0.3 [get_designs $top_design]
set_max_capacitance 0.5 [get_designs $top_design]
我碰到过load设置太大会导致出大驱动的buffer和延迟
嗯，您说的这个我能理解，如果负载很大，肯定需要很强的驱动才能驱动后面的负载。但是我觉得我在这里设置的load也不算大啊。难道是因为路径中有几个全加器导致负载大?关键路径为寄存器到寄存器之间，组合路径较长。