这句vhdl怎么理解
时间:10-02
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(sdr_CSn_hdl, sdr_RASn_hdl, sdr_CASn_hdl, sdr_WEn_hdl) <= NOP AFTER tDLY;这句vhdl怎么理解?学习课本上没见过这种语句!
不懂VHDL啊,爱莫能助啊
就跟 veriog中的 {sdr_CSn_hdl, sdr_RASn_hdl, sdr_CASn_hdl, sdr_WEn_hd} = #tDLY NOP
也没见过啊
NOP应该是一个参数,tDLY应该是一个延时,这样的语句用于testbench。
没见过啊
在verilog ,testbench中 ,也可以当成
#try { 。 。 。 } = x ;
如果nop不是关键字,而是个参数就好理解了!
NOP 本来就不是关键字啊