大家来讨论下关于时钟的一个问题

假设主时钟为32k，由它产生两个分频时钟，一个是四分频clk_div4，一个是五分频clk_div5
那如果用clk_div4作为时钟来采clk_div5，设计并不要求每次都采到，请问实际中是否会出现紊乱。
当然，这并不符合标准的style。就比如设计规范会说最好不要使用门控时钟，但如果低功耗是首要目标，则设计人员的在以安全为前提的条件下使用门控时钟是不错的选择。
以我的理解来看，上面的问题如果是为了达到一个设计的首要目标，应该也是可以的，大家觉得呢。

不太明白你说的意思
首先你所说的标准style，所谓的门控时钟虽不推荐使用，但是altera xilinx等都提供了时钟门控单元，还是很好用的，所以没有人会用所谓的标准style约束你不要用门控时钟
其次你用clk_div5来采clk_div4应该是标准style的大忌，完全没有人这么用的
再次你说为了达到设计的首要目标，我一直在想你用clk采不同频率的另一个clk，是为了实现什么功能?想不通啊。

其实我是想类比两个同时钟源出来的时钟，即同源不同相的时钟下的数据交互问题

结绳、双触发器、FIFO，跨时钟域数据交互的处理?

完全没问题啊，后端综合时约束好就行了。