Active-HDL 是前仿真吗？

写了一个程序，代码如下：

1. //在两个进程中进行阻塞赋值，观察时候有先后顺序；并观察testbench的结果，以判断testbench是前仿还是后仿
   
2. module test9(clk,rst,in,temp,out);
   
3. input clk,rst;
   
4. input [1:0] in;
   
5. output reg [1:0] out;
   
6. output reg [1:0] temp;
   
7. 
   
8. always @(posedge clk or negedge rst)
   
9.         if(！rst)
   
10.                 temp=in;
    
11.                 else
    
12.                 temp=temp+1;
    
13. 
    
14. always @(posedge clk or negedge rst)
    
15.         if(！rst)
    
16.                 out=0;
    
17.                 else
    
18.                 out=temp;
    
19. endmodule

复制代码

经过综合，RTL图如下：

可见out和temp的赋值是同时进行的，没有先后顺序，若使用非阻塞型的赋值，情况也是如此；
用Active-HDL的testbench进行仿真，代码如下：

1. //-----------------------------------------------------------------------------
   
2. //
   
3. // Title       : test9_1
   
4. // Design      : test9
   
5. // Author      :
   
6. // Company     :
   
7. //
   
8. //-----------------------------------------------------------------------------
   
9. //
   
10. // File        : test9_1.v
    
11. // Generated   : Fri May 17 10:59:29 2013
    
12. // From        : interface description file
    
13. // By          : Itf2Vhdl ver. 1.22
    
14. //
    
15. //-----------------------------------------------------------------------------
    
16. //
    
17. // Description :
    
18. //
    
19. //-----------------------------------------------------------------------------
    
20. `timescale 1 ns / 1 ps
    
21. 
    
22. //{{ Section below this comment is automatically maintained
    
23. //   and may be overwritten
    
24. //{module {test9_1}}
    
25. module test9_1 ();
    
26. //}} End of automatically maintained section
    
27. 
    
28. // -- Enter your statements here -- //
    
29. reg clk,rst;
    
30. 
    
31. reg [1:0] in;
    
32. wire [1:0] out,temp;
    
33. 
    
34. initial
    
35.         begin
    
36.         rst=1;
    
37.         #10 rst=0;
    
38.         #10 rst=1;
    
39. end                       
    
40. 
    
41. initial
    
42.         clk=0;
    
43. 
    
44. always
    
45.         #5 clk=~clk;       
    
46. 
    
47. initial
    
48.         in=0;  
    
49. 
    
50.        
    
51. test9 cc(clk,rst,in,temp,out);       
    
52. endmodule
    
53. 
    
54. 
    
55. //在两个进程中进行阻塞赋值，观察时候有先后顺序；并观察testbench的结果，以判断testbench是前仿还是后仿
    
56. module test9(clk,rst,in,temp,out);
    
57. input clk,rst;
    
58. input [1:0] in;
    
59. output reg [1:0] out;
    
60. output reg [1:0] temp;
    
61. 
    
62. always @(posedge clk or negedge rst)
    
63.         if(！rst)
    
64.                 temp=in;
    
65.                 else
    
66.                 temp=temp+1;
    
67. 
    
68. always @(posedge clk or negedge rst)
    
69.         if(！rst)
    
70.                 out=0;
    
71.                 else
    
72.                 out=temp;
    
73. endmodule

复制代码

仿真结果时序图如下：

out和temp是同步进行输出，所以我判断改仿真为前仿真，没有考虑D触发器的计算时间。