DC不同部分采用不同频率综合

时间：10-02 整理：3721RD 点击：

最近一个项目，采用smic0.13的工艺，综合到240MHz时会有很大的viloation，但是系统时钟为240MHz，这里想请问一下有没有什么办法可以解决这样的问题，或者听说可以将项目中的不同部分综合在不同的频率下，比如模块A、B、C综合在240MHz，而模块D、E综合在200MHz，这样最终可以满足设计要求。请问有没有高手懂得这相关的知识的，给点指导，谢谢啦。

是有不同的时钟么?
按你这意思就是不同时钟
如果实在不行就用增量编译
编了一块再弄回到原来的那个里面就好了

具体我也不是很清楚，只是有提到time high-effort的方法综合。
至于incremental compile，朋友能够详细一点吗

上一篇：DDR3 颗粒的最小工作频率是多少？
下一篇：请教小批量量产的问题

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类