altera公司fir的ip核仿真问题求助！

在使用Modelsim-Altera仿真时出现如下错误：

以下是modelsim的提示信息：

** Error: (vsim-3170) Could not find 'D:\Learning Library\Circuit Designer\FPGA DESIGN\fir_filter_ip\simulation\modelsim\rtl_work.fir_filter_ip_ast'.# Error loading design# Error: Error loading design #        Pausing macro execution # MACRO ./fir_filter_ip_run_msim_rtl_verilog.do PAUSED at line 12纠结了一个国庆节了，期待高手解答！

fir的ip仿真使用的是vo或者vho文件

    试过vo和vho仿真没错，单纯功能仿真的话，在库文件编译以外不知道该添加哪些文件；至少如果是分布式算法实现的话，查找表的加初始化文件。