PT急求助： input_delay和output_delay的问题

请问一下，input_delay和output_delay写在了内部pin上，产生的影响会是怎么样的?
是自动转化为max_delay的设置了?
还是被忽略掉了?
具体的情况是IP约束原本是写的到get_port的delay，IP放到设计里面以后，对应的port就变成了内部的pin，如果层次太多，追起来比较麻烦，因此直接改成了get_pin

首先你要弄清楚port and pin 的定义， 顶层模块端口称为port, 内部模块端口称为pin,当你的IP 放入另一个模块内部的时候， 对应的port就成了内部的pin了，至于你定义的input and output  和在顶层定义的效果一样的，不会转换成max_delay。

    IP放到设计里以后，如果已经是最终应用状况了，这些约束是不是可以去除?
    我担心保留这些约束会导致错误的timing报告，也就是说，在减去原来的input_delay/output_delay的值的情况下，计算实际延时，会不会容易导致时序报错
   一般的做法又会是怎么样的呢?

不管是应用还是哪一步，你把input_delay and output_delay都加入到你的时序约束里面对你时序来时是好事， 不加才是坏事。 因为你的信号从IP出来连接到上一级系统里面，这之间的信号是有走线延迟，如果你不添加input_delay and output_delay的话，工具综合出来的延时（模块之间）会对你的PT分析来说有可能就存在setup and hold 违例。 一般一个标准IP和外部的系统相连接的话，都会设置input_delay and output_delay来约束接口时序。因为和外部的系统相连，你看见的只是一个接口信号而已，你不知道接口进去对方是怎么处理的， 所以设置接口时序来保证两者之间的时序

    好的 谢谢
  现在就是这么处理的