请教一个Debussy混合编译问题

本人下载了一个VHDL的IP核，要和其他的verilog IP一起使用，本人的仿真工具是modelsim，我可以使用modelsim对这些模块进行仿真，但是使用Modelsim对这些模块仿真以后，看波形实在太不舒服了，也无法把波形和代码相关联。所以我查了一些资料，使用fsdbDumpfile函数把它生成为sfdb文件，希望用debussy打开。但是现在有两个问题：1.生成的fsdb文件没有加载任何VHDL模块的信号，我无法查看VHDL IP里面的任何内容，只能看到verilog 的IP和testbench里面的东西。
2.我无法用Debussy软件同时打开verilog和VHDL写的IP，虽然我在verilog写的tb里面可以同事调用两个模块，但是只限于modelsim认识，debussy不认识，我没法把fsdb文件和rtl代码相关联。
请问诸位高手如何解决这个问题啊?

将其编译到库中

我是来赚积分的   原谅

   我就是想把它编译成库，但是不会，能否教一下?谢谢