VHDL中的一个进程小问题

在一个设计里面看到这样一段代码！
敏感信号是160M的时钟，进程里面判断的是40M的时钟的上升沿！这是什么情况?
process(clk160m,re)
begin
if rising_edge(clk40m)then
re_d1<=re;
re_d2<=re_d1;
end if;
end process;

随便搜都有边沿检测代码吧

   经验证，代码是错了

    上面的代码是不对的，你可以再网上多找找！

   恩  ，是啊

wrong code.