不会写verilog代码，是不是没有出路？

我是半路出家，之前学的是自动化，前到后端也粗略的跑了一次，但老师说我的代码能力不行，是做前端的硬伤，补了很久，还是没找到个门路规律，脑袋里有多种思路就是实现不出来，一团浆糊，控制流数据流时钟等等怎么运行的，一点规律也寻不到，浑浑噩噩写了一个多月还是没有半点长进，好泄气，下半年毕业，好着急，大神们，我该怎么办

代码最简单了，不用怕，工作起来肯定会！说句实话学校是个屁，老师说什么都别听，就当他放屁！

看代码还行，我自己就是写不出来，浆糊浆糊

看代码还行，我自己就是写不出来，浆糊浆糊

去学电路板设计。

我是上世纪的老自动化了
后来做弱电，写PC软件，做FPGA都是自学的
自动化，对负反馈应该有更深入的理解，这个对做其它行业都有用啊。

    大本?小硕?

    能看懂，会改，注意这个改字，能改明白也算你厉害。

慢慢来！

先学数字逻辑，对硬件工作原理弄明白了才能写verilog，verilog只是表述，就像你说话一样，你只有对你想说的东西非常清楚了才能说的好。

HDL的语法和其他语言相比已经是简单多了；关键还是对硬件电路的理解到了哪一个程度。
现在觉得写代码只是一种方式而已，如果你够厉害，直接通过原理图设计硬件结构，说不定连综合都可以省了。