FPGA signaltap 求围观
时间:10-02
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
如上图,S1是地址累加使能,S2是地址,clk最下面一个,黑线处S2没加是什么个情况?每次测试都这样。
不像是S1在黑线处有低电平glitch。各位大侠帮忙想想还有其他可能么? 谢过!
说的不清楚
应该是代码有问题的
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