关于fpga的时序约束

自己先顶一个，请各位稍稍留下脚印

你用的是Xilinx FPGA还是Altera FPGA?

altera  有xilinx的比较好的资料也行   谢谢你了

这个到对应的网站上去找就可以了，何必在这里求

随便找本书都有介绍

xilinx的推荐xlinx FPGA开发实用教程这本书，上面的时序约束讲的比较清晰，个人意见

altera的用哪些书比较合适?

FPGA的时序跟ASIC没法比吧

2个月前，本论坛已经有一个贴子讨论过这个问题。发表于 2013-2-26 14:29。链接是：
http://bbs.eetop.cn/viewthread.p ... 1%D0%F2%D4%BC%CA%F8

[quote]FPGA的时序跟ASIC没法比吧
hbyu 发表于 2013-4-9 21:48 [url=

    除了不用考虑si和slew之外其他都是一样的

baidu
google
会有你想要的

ASIC和FPGA的物理结构不同，时序约束是存在一些不同的，但是本质是一样的了。
FPGA开发的时序约束，最好是有一个例子为基础，更容易理解。
然而可以这样：
1）
FPGA内部时序，（以ATERA）为例，将产生的*.sdc模板逐项约束就足够，实际上大多数设计也是没有做全的
2）
FPGA IO时序，此时可以分为SDR, DDR采样区别，center/edge-aligned的区别
个人意见，欢迎大家指正